顺应影像传输的专用型数字化接口,我们来逐页分析下IP核配置初始中内容

  FPGA内嵌收发器也就是以太网中的PHY芯片,但更加灵活更敏捷,线速率也在乘机FPGA芯片的上进提高。本文对7多重FPGA内部高速收发器GTP
IP核的陈设和应用做些简单的计算,以备后续回注重用。本文是本人在读ug482 pg168 合法文书档案和一部分网络能源后的1部分个人见解,希望对有须要的情人有所帮衬。大家来逐页分析下IP核配置开端中剧情:

  HDMI是(High Definition Multimedia
Interface)的缩写,意思是高清晰度多媒体接口,是一种数字化录制/音频接口技术,适合印象传输的专用型数字化接口,可同时传送音频和印象数字信号,最高数额传输速度为4捌Gbps(2.一版),HDMI相较于VGA接口,它传输的音信量大,色彩度高,传输速度快等鲜明优点。

1 GT Selection:

  一般的话驱动HDMI有三种形式,有些开发板是用1颗专用的HDMI芯片ADV751壹做HDMI的输出使用,ADV751一是壹款急速高清晰度多媒体接口(High Definition Multimedia Interface
HDMI)发送器。 能够处理的数目速率高达165MHz(拾80p @60H, UXGA @60Hz),
输出数据速率高达 225MHz。

图片 1

 图片 2

  小编用的是Atrix-七体系FPGA芯片,只可以利用速率较低的GTP
收发器,所以类型不可能取舍。GTP收发器在自笔者这些芯片中最高线速率可达陆.六Gbps,具体最大数值会依照器件速度等级和打包有所差别,读者可自行查阅Data
Sheet。很多Xilinx IP核都有Shared
Logic,我晓得是部分引用的一部分,当多个地点供给用到那一个财富时,将其放置在example
design中能够节省硬件能源。

  Digilent官方出品的ZYBO开发板,上边1个双向的HDMI端口,直接连接在PL的引脚上,所以本次博主分享的工程是用ZYBO
PL端的IO口模拟HDMI接口,首先先来讲一下HDMI的显示原理主就算TMDS,该有的摘自博客:http://blog.sina.com.cn/s/blog\_679686370100vgg1.html

2 Line Rate,RefClk Selection

  HDMI 接纳和 DVI 相同癿传输规律——TMDS(Transition Minimized
Differential signal),最小化传输差分功率信号。

图片 3

  TMDS 传输种类分为七个部分:发送端和接收端。 TMDS 发送端收到HDMI
接口传来的代表 牧马人GB 时限信号的二四 位并行数据(TMDS 对每种像素的 奥迪Q5GB
三原色分别按 捌bit 编码,即 昂Cora能量信号有 八 位,G 随机信号有 8 位,B 模拟信号有 8人),然后对这么些数量进行编码和并/串转换,再将代表 叁 个 RGB
功率信号的多少分别分配到独门的传导通道发送出去。接收端接收来自发送端的串行时域信号,对其进展解码和串/并更换,然后发送到显示器的控制端。与此同时也收到机械钟数字信号,以促成协同。

  那一页相比较主要。高速收发器协理七种标准协议,能够选取二个标准协议,那样持续的选项均已布局好了,然后依照自身的需要变动。此处选取Aurora
八b十b single lane
四byte。收发器发送和接受通道相互独立,能够挑选差异的线速率和编码格式,此处均选取三个周围的较低速率三.1二伍Gbps用于功效验证,参考时钟为1二伍M。注意参考机械钟为收发器输入石英钟,频率必须与开发板上为GTP提供石英钟的晶振一致。官方文书档案中有关外部参考石英钟使用示意图如下:

TMDS的原理

图片 4

       每二个 TMDS 链路都席卷 三 个传输 XC90GB 实信号的数据通道和 3个传输石英钟非确定性信号的大路。每三个数据通道都经过编码算法,将 6个人的视、音频数据转换到最小化传输、直流平衡的 10个人数据。那使得数据的传输和死灰复燃尤其可相信。最小化传输差分数字信号是通过异或及异或非等逡、逻辑算法将原始
八 位时限信号数据转换来 十 位,前 八 为数量由原有信号经运算后收获,第 十二位提示运算的艺术,第 十 位用来对号入座直流电平衡。

  GTP有五个参考时钟输入端口,经差分-单端转换后透过四个PLL发生收发器发送和选用石英钟。若TX和OdysseyX线速率1致选取同二个PLL发生机械钟,否则要求动用七个不等的PLL。开发板中差分晶振连接GTPREFCLK0,且收发速率相同,故PLL
Selection TX和昂CoraX均选拔PLL0,TX Clock
Source选拔REFCLK0。那里本人使用到多少个收发器,依照开发板原理图和数目手册选拔GTP_X0Y4和GTP_X0Y五.最后使能收发器内部的PRBS生成器和质量评定器,便于测试了链路品质。

  1般的话,HDMI
传输癿编码格式中要含有录像数据、控制数据和数据包(数据包中包吨音频数据和附加音信数量,例如纠错码等)。
TMDS 每一种通道在传输时要含有一个 贰bit 的控制数据、 八bit 的录制数据或者四bit 的数据包即可。在 HDMI
音信传输进程中,能够分为三个等级:录制数据传输周期、控制数据传输周期和数据岛传输周期,分别对应上述的三种数据类型。

3 Encoding and Clocking 

下边介绍 TMDS 中使用的技术:

图片 5

  1. 传输最小化

  GTP收发器内处带宽唯有2byte,而GTX等速率更加高的收发器是四byte,此处外部数据接口位宽选用32bit管教前期收发器使用壹些的经验也适用于GTX等收发器。编码形式采集样品8B/10B编码,那是个相比根本的定义。这一编码格局最注重的指标是“直流电平衡”,即依据特定的编码表达成多少传输进程中比特“0”和比特“一”的数量基本一致,且减弱连0和连壹的情景。编码后的数目流具有较多的跳变,有助于接收端挂钟数据恢复生机(CD瑞虎)。DQX56P/System
Clock
Frequency是动态重配置或系统工作石英钟,通过D福睿斯P能够让设计者依照所选线速率和概念的合计实时调整收发器参数,本身从未动用,新手就毫无碰了。系统石英钟选取100MHz,可通过外部PLL
IP核发生。

       8 位数据经过编码和直流电平衡获得 10位最小化数据,那好像增添了冗余位,对传输链路的带宽供给越来越高,但实际,通过那种算法得到的
玖人数据在更加长的同轴电缆中传输的可信赖性增强了。下图是3个例证,表达对二个 七人的相互 RED 数据编码、并/串转换。

  第二个非常重要的局地正是Synchronization
and Clocking。查看ug4捌2相关部分:

图片 6 

图片 7

  第二步:将 捌 位并行 RED 数据发送到 TMDS 収送端。
  第二步:并/串转换.
  第二步:举行最小化传输处理,加上第 玖 位,即编码进度。第 10个人数据称为编码位。

  发送通道有多个互相挂钟域:XCLK和TXUS奥迪Q3CLK。依照文书档案表明要保证数据正确传输,必须利用TX
Buffer恐怕TX Phase Alignment。缺省事态下行使TX
Buffer较为安静且简单,但对待后者延迟较高。简单利用中选拔Buffer即可,由此本例中TX
Buffer和陆风X8X Buffer均选中。

  2. 直流电平衡

  TXUSE奥迪Q3CLK的挂钟源只可以是由参考石英钟驱动的TXOUTCLK,而LX570XUSE福睿斯CLK的石英钟源选拔根据具体情形而定:

  直流电平衡(DC-balanced)就是指在编码进程中确定保证信道中央直机关流偏移为零。方法是在本来的
玖 位数据癿前边加上第 11人数据,返样,传输的数量趋于直流平衡,使实信号对传输线的电磁苦恼减少,进步能量信号传输的可信性。

图片 8

  3. 差分功率信号

  总之正是,当使用同八个晶振作为发送器和接收器参考石英钟源时,TXOUTCLK能够驱动QashqaiXUSCRUISERCLK;当使用分裂晶振时,若使能clock
correction才能够用TXOUTCLK驱动ENVISIONXUS瑞鹰CLK,不然要使用奥迪Q伍XOUTCLK驱动。那里保持默许均采取TXOUTCLK驱动TXUS大切诺基CLK和SportageXUSCR-VCLK。

  TMDS差分传动技术是一种采纳三个引脚间电压差来传送数字信号的技能。传输数据的数值(“0”只怕“一”)由两脚间电压正负极性和大小决定。即,采取2根线来传输功率信号,一根线上传输原来的功率信号,另1根线上传输与原本非实信号相反的时域信号。那样接收端就能够透过让壹根线上的时限信号减去另一根线上的功率信号的法子来遮掩电磁苦恼,从而获取正确的时限信号。

 4 Comma Alignment and
Equalization 

 图片 9

图片 10

  其余,还有三个呈现数据通道(DDC),是用以读取表示接收端显示器的清晰度等展现能力的扩张显示标识数据(EDID)的功率信号线。搭载
HDCP(High-bandwidth Digital Content
Protection,高带宽数字内容保养技术)的发送、接收设备之间也选用 DDC
线进行密码键的认证。

  那里要引入comma码的概念。8B/拾B编码表中有11个控制字符,以大写字母K开头,用于一些决定功能。K码中的comma码用于接收端机械钟校准和数量对齐,K28.5(对应用户数量为1陆’hbc)最为广泛。因为数量在链路中以串行格局传输,所以接收端必须对其进行串并转换。在那一进度中,由于不或许直接找到串行比特流中的每种数据的万丈位或低于位比特,固然已知并行数据位宽也不能顺风转换来与发送端1致的并行数据。看下user
guide中示意图你就了然了:

      
接下来是电路设计部分,HDMI驱动部分追寻原始出处应该是迪芝伦官方,该部分代码用VHDL语言描述,为了便于移植,小编将该有的代码封装成自定义IP
Core,由上文可见,大家供给发出途乐GB88八叁路数据,输入给该模块,然后通过解码、串/并转换,差分输出。还索要八个机械钟输入,三个是日前展示分辨率的像素石英钟,2个是当下呈现分辨率的像素机械钟的伍倍。还有3个行同步时限信号和场同步非复信号,那七个时限信号的发出艺术和VGA是1致的,简单的话正是先爆发VGA的频限信号,行同步时限信号、场同步复信号EnclaveGB888的数目输入给HDMI驱动模块就足以显示了,我们要修改显示的数码,照旧只需求修改VGA时序即可。

图片 11

图片 12

 

 
  该工程通过测试,能够兑现720p(1280×720)的分辨率显示,拾80p(一玖一九×1080)的分辨率未有测试出来,原因笔者以为说不定是合法的zybo的晶振是1贰伍Mhz的,那一个石英钟很窘迫,直接用Clocking
wizard锁不出来HDMI所急需的高精度机械钟,如下图。笔者试过先分频出100Mhz,然后在调用三个IP
Core分频和倍频,然而综合总会报错。所以一向那样进行PLL即便有基值误差然而还能够来得出720p的。

  上边的RubiconX
Equalization是收发器自带的接收均衡器,用来填补由于大体信道中的高频衰减引起的确定性信号损伤,能够透过DCR-VP动态调整,保持默许。

图片 13

5 PCIE,SATA,PRBS

       而且依据迪芝伦的法定手册上讲述,有那般壹段,Resolution up to
720p(1280×720) have been
teste。我的英文不是很好,那既然那样说了,没准它还真达不到十80p,可以吗不管了,就权且认为它最高只可以落得720p吧。逃~

图片 14

图片 15

  那一页的效用就比较高档了,说实话我不会。有要求动用PCIE的情人能够关心下,这么些就算相比较复杂,但找工作或然很有优势的,很多招聘须求中都有写!此处只把最上面的PRBS相关端口采取上,便于测试用途。

      
打开工程后,要求再度添加HDMI自定义IP的路线,就在工程中,rgb二dvi_v1_贰文书夹中。

6 CB and CC Sequence

图片 16

图片 17

  然后在IP Catalog中搜索hdmi_disp就能够获得相应的IP Core了。

  Xilinx收发器IP核支持通道绑定,将四个收发器通道“绑定”成三个速率更加高的传输通道,利用FIFO化解其间的延时不肯定。Clock
correction是最后3个最首要的点。先来看望EscortX通道的组织和弹性缓存概念。

图片 18

图片 19

  双击打开那七个需求定义的参数,已经定义辛亏IP中了,直接点击OK——Generate生成

  接收通道中一样有七个时钟域:从CDSportage苏醒出的XCLK和吸收接纳通道工作石英钟OdysseyXUS汉兰达CLK。EnclaveX通道选取奥迪Q3X
Elastic
Buffer来桥接两石英钟域,但由于两者细微的差距会使缓存变空或溢出。为此引入时钟纠正,在发送端周期性发送1些特殊字符,接收端在弹性缓存快满时去除这一个字符,快空时复制这几个字符从而确定保证缓存内数据维持动态平衡的景况。

 图片 20

图片 21

  直接能够在如下图所示中找到例化文件,直接实例化即可。

  本例只使用一个数据通道,此页保持暗中同意配置,不做修改。

图片 22

7 Summary

  关于引脚约束,要求说的是,引脚约束必须为TMDS_3三电平标准

图片 23

图片 24

  只想说一句:终于截止了!那是本人见过最麻烦的IP核,未有之一!看下总计页,US汉兰达CLK的钟表频率是US昂CoraCLK二的二倍,那是因为收发器内部通道数据位宽仅是外部接口位宽的二分之壹,因而频率必须附加1倍才能保障数据来得及处理。能够点OK了。正文对GTP
IP核的布署做了简要分析和计算,仅适用于新手。本人也在上学中,有不妥之处请在评价中指教。

  最终附上一张720p彩条测试图。

图片 25

      
最终欢迎关心1亿人都想要关怀的微信订阅号【开源FPGA】,计算记录自身的求学进程,2个FPGA工程师的养成之路。欢迎到场开源FPGA-调换群-I进行座谈,群号码:67716363三。若是你须求本工程的源码,欢迎关心博主微信订阅号【开源FPGA】,在后台回复,开源FPGA,即可取得工程源码哦!

图片 26

 

转发请注脚出处:NingHeChuan(宁河川)

个人微信订阅号:开源FPGA

比方您想及时吸收接纳个人创作的博文推送,可以扫描左边2维码(或许长按识别二维码)关怀个体微信订阅号

知乎ID:NingHeChuan

微博ID:NingHeChuan

原版的书文地址:http://www.cnblogs.com/ninghechuan/p/8353827.html

相关文章